Оглавление:

Дизайн SPI Master на VHDL: 6 шагов
Дизайн SPI Master на VHDL: 6 шагов

Видео: Дизайн SPI Master на VHDL: 6 шагов

Видео: Дизайн SPI Master на VHDL: 6 шагов
Видео: 3. SPI-интерфейс (Master) на VHDL 2024, Ноябрь
Anonim
Дизайн SPI Master на VHDL
Дизайн SPI Master на VHDL

В этом руководстве мы собираемся разработать мастер шины SPI с нуля на VHDL.

Шаг 1. Обзор SPI

  • SPI - это синхронная последовательная шина
  • Его популярность и простота сделали его фактическим стандартом в последовательной связи.
  • Полнодуплексный автобус
  • Простой протокол и одна из самых быстрых последовательных шин

Шаг 2: Технические характеристики конструкции

Вот характеристики SPI Master, которые мы собираемся разработать:

  • Поддерживает все четыре режима работы; динамически настраиваемый
  • Контроль включения часов для экономии энергии
  • Статически настраиваемая длина слова и скорость
  • Единое прерывание как для передачи, так и для приема

Шаг 3. Начало работы

Во-первых, у нашего IP должно быть два интерфейса. Один - это последовательный интерфейс, а другой - параллельный интерфейс. Последовательный интерфейс состоит из де-факто стандартных сигналов SPI: MOSI, MISO, SS, SCLK.

MOSI иногда называют SDO, а MISO иногда называют SDI.

Последовательный интерфейс используется для связи с внешними периферийными устройствами, т. Е. С ведомыми устройствами SPI.

Параллельный интерфейс используется для связи с нашим хостом, то есть с микроконтроллером или микропроцессором, который фактически сообщает Мастеру, какие данные должны быть последовательно переданы и получены по последовательным линиям. т.е. все шины данных принадлежат параллельному интерфейсу.

У нас есть глобальные часы, которые управляют внутренней логикой SPI, а также SCLK, который мы генерируем внутри.

У нас также есть некоторые управляющие сигналы, такие как разрешение записи, разрешение часов. И прерывание, и другие статусные сигналы.

Поскольку нам приходится иметь дело со сложными условиями управления, проще спроектировать такие IP-адреса для последовательной связи, как конечный автомат. Мы также спроектируем мастер SPI как конечный автомат. FSM будет управляться другими внутренними часами, которые в два раза больше SCLK. Эти внутренние часы генерируются с использованием синхронных счетчиков глобальных часов.

Все управляющие сигналы, которые пересекают тактовые домены, имеют синхронизаторы для большей безопасности.

Шаг 4: RTL-представление главного ядра SPI и сигналов моделирования

RTL-представление главного ядра SPI и сигналов моделирования
RTL-представление главного ядра SPI и сигналов моделирования
RTL-представление главного ядра SPI и сигналов моделирования
RTL-представление главного ядра SPI и сигналов моделирования

Это простая конструкция RTL без использования выделенных IP-адресов FPGA. Следовательно, это полностью переносимый код для любой FPGA.

Рекомендуемые: